在小型水電站中，速度調節控制裝置是保證發電機輸出頻率和幅值穩定的核心關鍵控制部件，測速傳感器構成負反饋進行實時調節。對并網機組，發電頻率與發電機轉速保持固定關系，如當發電頻率為50Hz時，轉速為3000r/min，經長期觀察發現，對調速穩頻運行過程中，調速波動量和次數不如頻率量值穩定和平滑。

若將頻率信號引入調速穩頻，會有效地減少調節次數，減少考核誤差，提高機組穩定性。原測頻技術采用測周測頻法，即利用正弦信號過零處的極性變化，產生過零脈沖，作為CPU中斷信號，由內部計數器實現測周測頻，每周測頻一次。現場可編程門陣列（field programmable gate array, FPGA）具有極優數字控制和計數器自由設計功能，用戶可通過編程，實現硬件功能軟件化設計。

文中涉及的半周期精確測頻全部由單片FPGA實現，達到每周測頻兩次，為更快地穩速穩頻建立了良好的反饋信號源。

1 半周測頻原理

預處理電路沿用已有的互感器、濾波和比較器電路，只在比較器的負極端增加直流偏置電壓Vref，輸出矩形波為FV，直接接入FPGA，預處理電路見圖1。Vref為1V左右，以克服測量電壓過零處噪聲對測頻精度的影響。

圖1 預處理電路原理圖

在FPGA內部先對FV緩沖形成FA，取反形成FB，FA、FB互為非邏輯關系。FA和FB分別作為兩個計數器A、B的門控信號，計數器A只對正半周計數，計數器B只對負半周計數，每過半個周期，本次計數器的計數值與另一計數值相加后輸出，即為當前測頻計數值，依次循環，就形成半周測頻。半周測頻原理如圖2所示。

圖2 半周測頻原理圖

圖2中，系統時鐘sys_CLK選20MHz，經2分頻整形后作時鐘控制源和計數填充脈沖源。FA、FB為方波信號，互為非邏輯，計數器A、B為18位二進制計數器，鎖存器A、B對每個半周的計數值鎖存，相加后輸出，控制模塊A、B按時序要求產生鎖存器所需的鎖存脈沖STA、STB和計數器異步清零脈沖RSTA、RSTB。STA用于鎖存計數器B的數值，STB用于鎖存計數器A的數值，STA、STB上升沿有效；RSTA對計數器B異步清零，為下次計數做好準備，RSTB對計數器A異步清零，為下次計數做好準備，RSTA、RSTB高電平有效。具體FPGA時序控制圖如圖3所示。

其工作原理為：FA信號為計數器A的使能信號，高電平開始計數，低電平停止計數。當第一個FA下降沿結束時，計數器A停止計數，記錄的值為A1。STB觸發脈沖把A1值存入鎖存器A中，RSTB脈沖對計數器A異步清零，為下次計數做好準備，當FA變高時開始下一個半周計數，第二個下降沿結束時，計數值為A2，鎖存值為A2，隨著FA變化，分別記錄A3、A4、…、An，依次類推，每個值為當前1/2周期的值，持續時間卻是一個整周期。

對FB支路與FA相同，也分別記錄B0、B1、B2、…、Bn，依次類推，同樣每個值為當前1/2周期的值，持續時間是一個整周期。因FA與FB互為非邏輯，FB比FA有1/2周期時間延遲，對應的計數值也有1/2周期的延遲，A0、B0為初設值，從A1、B1之后均為實際測量值，這樣每過1/2周期鎖存的A值或B值更新一次，在加法器的輸出就形成每過1/2周期，頻率計數值更新一次，即實現了1/2周期測頻的功能。

圖3 FPGA時序控制圖

2 計數頻率的選定

按設計要求，中心頻率f =50Hz，頻偏◆f=±5Hz，測頻分辨率為0.001Hz。對測頻范圍是45.000～55.000Hz的信號，為確保0.001Hz的分辨率，采用10MHz作為計數脈沖。以最小頻率45Hz為例，其計數值為N=10MHz/45Hz=222222，轉成十六進制為0x3640E，所以，選18位計數器（0x3FFFF）進行計數。填充時鐘fn=10MHz，選幾個測量頻率點，對應的計數值和計算頻率值見表1。

對求得的頻率值最后一位做四舍五入就與設定的理論值相同，達到頻偏◆f=±5Hz分辨率為0.001的指標要求。

表1 頻率范圍與對應計數值

3 FPGA的設計及仿真

3.1 FPGA的設計

在FPGA設計中，主要有四大模塊：

• ①帶使能和異步清零的18位二進制計數器，FA、FB做計數器的使能信號，控制計數器的計數開始或停止，RSTA、RSTB作異步清零，高電平有效，計數時鐘選10MHz的脈沖信號源；
• ②帶鎖存脈沖的18位鎖存器，STA、STB為觸發脈沖，上升沿有效；
• ③兩個控制模塊完成特定的時序電路，當FA或FB信號變為高電平時，經1個時鐘周期延遲產生觸發脈沖STA、STB，經5個時鐘周期延遲產生異步清零RSTA、RSTB，時序參考圖4，其中RSTA、STA用于計數器B異步清零和鎖存器B寫入，RSTB、STB用于計數器A異步清零和鎖存器A寫入；
• ④帶輸出使能的18位二進制加法器，輸出使能nOE低有效，高電平時輸出高阻，實現與CPU總線訪問通信。

3.2 FPGA的仿真

在FPGA仿真中，sys_RST為系統異步清零，sys_CLK為系統時鐘，FV為電壓方波，參考圖1，RSTA、STA信號由FA方波產生的控制信號，用于FB方波期間的異步清零和計數器鎖存，同理，RSTB、STB信號由FB方波產生的控制信號，用于FA方波期間的異步清零和計數器鎖存，FVA為FA半波的計數鎖存值，FVB為FB半波的計數鎖存值，FV_out為每半周期的計數鎖存輸出值。

其中，為加速仿真，設FA、FB周期為2ms，整體仿真結果如圖5所示。RSTA、STA信號仿真結果如圖6所示。RSTB、STB信號仿真與RSTA、STA信號仿真相同。

圖4 STA/STB與RSTA/RSTB邏輯控制時序圖

圖5 仿真結果

圖6 RSTA、STA控制信號仿真圖

在圖5中，sys_RST對CNA、CNB進行異步清零，然后CNA在FA為高時計數，在FA變低時停止計數，由STB將CNA計數值鎖存到FVA，由RSTB異步清零，為FA下次變高計數做好準備。

同理，CNB在FB為高時計數，在FB變低時停止計數，由STA將計數值CNB鎖存到FVB，由RSTA異步清零，為FB下次變高計數做好準備；依次循環。FVA隨FA每周期變化一次，FVB隨FB每周期變化一次，而合成的FV_out隨FVA或FVB的變化而變化，這就形成了FV_out每個半周期輸出一組計數頻率值。

其次，nOE為輸出使能信號，當nOE信號為高電平時，FV_out正常輸出，當nOE信號為低電平時，FV_out高阻輸出，這就很容易與CPU相連接；最后，一旦FV發生丟失，FV_out會一致保持上一次的測量頻率計數值，而當FV恢復正常時，頻率測量則恢復正常測試。

在圖6中，根據圖4中的控制邏輯時序要求，在FA變高后第1個時鐘產生STA，在第5個時鐘周期，產生RSTA，脈寬3個時鐘周期，仿真結果驗證了設計的正確性。同理，對因FB產生的STB、RSTB信號，仿真結果相同。

總之，仿真結果表明，FPGA設計實現了基于圖2所描述的半周期測頻功能。

結論

水力發電多采用轉速反饋進行穩速穩頻策略，理論上在50Hz頻點上對應3000r/min。但因電網存在緩變頻移或負荷變化，在對電網頻率進行跟蹤的同時，需對發電機的并網輸出頻率做出必要調整。在長時間運行觀察中，頻率信號穩定性明顯優于轉速信號，引入頻率信號反饋，實施一次調頻過程，明顯減少無效調節次數，提高機組的穩定性，減少考核誤差。

將此測頻技術取代原測頻部件，因頻率測量信號反饋速率提高一倍，系統運行更穩定，整體運行指標優于現運行的考核指標。